製造與設計自學路線

半導體製造自學

從電路與固態物理打底，再到氧化、微影、薄膜、蝕刻、CMOS 整合、良率與封裝。重點是穩定量產，而非只做出單一電晶體。

基礎：電路、固態與元件

• MIT階段一
  MIT 6.002 Circuits and Electronics

  從電阻、電容、電晶體與放大器建立完整電路分析能力。

• NYCU階段一
  陽明交通大學電子學（一）

  中文課程，涵蓋電路分析、二極體與電晶體等電子學基礎。

• MIT階段二
  MIT 6.012 Microelectronic Devices and Circuits

  摻雜、載子輸運、PN 接面、MOS 結構及電晶體模型。

• NPTEL階段二
  NPTEL：Basics of Semiconductor Physics

  從能帶、費米分布、載子濃度講到載子輸運。

• MIT階段三
  MIT 6.720J Integrated Microelectronic Devices

  PN 接面、MOS、MOSFET、BJT 及短通道元件設計。

• NPTEL階段三
  NPTEL：Introduction to Semiconductor Devices

  二極體、MOSFET、太陽能電池與 LED 等元件基礎。

製程模組：氧化到 CMOS 整合

• NTHU階段五～六
  清華大學微系統設計：NMOS 結構與製程

  CMOS 製程、微影、蝕刻、熱氧化、擴散、片電阻與 PVD。

• NPTEL階段六
  NPTEL：Introduction to Microelectronic Fabrication Processes

  IC 製造流程、微影、薄膜、蝕刻、擴散與製程整合。

• NPTEL階段五～九
  NPTEL：Fabrication of Silicon VLSI Circuits

  離子植入、CMOS 流程、薄膜沉積、蝕刻及後段製程。

• NPTEL階段九
  NPTEL：Semiconductor Device Processing and IC Fabrication

  元件製程與 IC 製造總覽，銜接互連與整合。

• SKY130階段九
  SkyWater SKY130 Process Design Rules

  實際製程層、光罩、元件結構與設計規則，連結製程與版圖。

良率、可靠度與封裝

• MIT階段十
  MIT 6.780 Semiconductor Manufacturing

  製程統計、DOE、缺陷與參數良率、機台監控、診斷與晶圓廠排程。

• NPTEL階段十一
  NPTEL：Electronic Packaging and Manufacturing

  電子產品封裝、製造技術與相關基礎。

若已有 Python／R／PyTorch，可延伸做晶圓圖缺陷分類、設備異常偵測、預測性維護、虛擬量測、良率預測與製程參數最佳化。

數位 IC 設計自學

從數位邏輯、Verilog、計算機組織到驗證與邏輯合成。軟體背景最容易切入的一條線。

• Course階段一
  Nand2Tetris

  免費講義、工具與專案：從邏輯閘、ALU、記憶體建立 CPU 與完整電腦。

• MIT階段一
  MIT Introductory Digital Systems Laboratory

  數位系統實作導向實驗室課程。

• Practice階段二
  HDLBits：Verilog 線上練習

  自動編譯測試 Verilog；從語法、組合／循序邏輯、FSM 到 Testbench。

• MIT階段三
  MIT Complex Digital Systems

  進階數位系統與微架構概念。

• Tool階段四
  Verilator

  將 Verilog／SystemVerilog 轉成 C++／SystemC，適合高速模擬與大型 RTL。

• Tool階段四
  Icarus Verilog

  開源 Verilog 模擬器，適合入門與 HDLBits 練習。

• Tool階段四
  GTKWave

  波形檢視工具，搭配模擬器除錯。

• Python階段四
  cocotb

  以 Python 撰寫 Testbench 與自動化測試，適合有 Python 背景者。

• Tool階段五
  Yosys

  開源 RTL 綜合框架，可轉成邏輯閘或標準元件層級網表。

建議實作順序

1. 8-bit ALU組合邏輯與算術單元
2. Register file暫存器檔與讀寫埠
3. UART／FIFO循序邏輯與介面
4. 簡單 CPU → Pipeline CPU微架構與 hazard
5. 小型 SoC匯流排、周邊與整合

類比與實體設計

CMOS 數位積體電路、Physical Design、版圖驗證與類比 IC；搭配 OpenROAD／OpenLane 與 SKY130 開源流程。

• MIT階段六
  MIT 6.374 Digital Integrated Circuits

  MOS 模型、數位邏輯、功耗、互連寄生效應及 CMOS 版圖。

• Tool階段七
  OpenROAD

  可綜合 RTL 到完成晶片實體版圖的開源流程。

• Flow階段七
  OpenLane

  整合 Yosys、OpenROAD、Magic、Netgen、KLayout 的 RTL-to-GDSII 流程。

• Flow階段七
  OpenLane 2

  新一代 OpenLane 流程與工具鏈。

• PDK階段八
  SkyWater SKY130 PDK

  開源 PDK：元件、標準庫、設計規則與 DRC／LVS／PEX；適自學與測試晶片，非正式量產。

• NPTEL階段九
  NPTEL：Analog IC Design

  雜訊、製程失配、CMOS 運算放大器及回授穩定度。

• NPTEL階段九
  NPTEL：Analog Integrated Circuit Design

  類比積體電路設計進階內容。

• SPICE階段九
  ngspice

  開源 SPICE 電路模擬器。

• Schematic階段九
  Xschem

  階層式電路圖繪製，可產生 SPICE／Verilog／VHDL netlist。

推薦學習順序

不要同時學數位、類比與完整晶圓製程。有軟體／AI 背景時，最實際是先完成 Verilog 專案，再用 OpenLane＋SKY130 跑完 RTL-to-GDSII。

路線 A：半導體製造

1. 第 1～2 個月電路基礎、固態物理、能帶與載子、PN、MOS／MOSFET
2. 第 3～4 個月晶圓與潔淨室、氧化、擴散、植入、微影、薄膜、蝕刻
3. 第 5～6 個月CMOS 整合、互連、CMP、量測、SPC／DOE、良率、封裝

作品方向：Deal–Grove 氧化模型、摻雜與接面深度模擬、Wafer Map 缺陷分析、SPC／Cpk、製程異常預測、CMOS 流程圖。

路線 B：數位 IC 設計（首選）

1. 第 1～2 個月數位邏輯、Nand2Tetris、Verilog、組合／循序電路、FSM
2. 第 3～4 個月CPU 架構、Pipeline、Testbench、cocotb、Verilator、Yosys
3. 第 5～6 個月STA、Floorplan、Placement、CTS、Routing、DRC／LVS、OpenLane

作品方向：UART、SPI、FIFO、ALU、RISC-V 簡化 CPU、加速器、RTL-to-GDSII。

路線 C：類比 IC 設計

1. 第 1～2 個月電路學、MOSFET、Small-signal、SPICE
2. 第 3～4 個月Current mirror、Differential pair、Cascode、Op-amp
3. 第 5～6 個月Feedback、Noise／mismatch、Xschem、SKY130、DRC／LVS／PEX

作品方向：Current mirror、差分放大器、兩級 op-amp、Ring oscillator、Comparator、簡易 LDO。

依軟體／AI 背景的切入建議

1. 第一選擇：數位 IC／EDAVerilog 模組化接近軟體；Linux／Git／Docker 可直接用於 EDA；Python 做驗證與自動化；PyTorch 可延伸 AI Accelerator
2. 第二選擇：智慧製造與良率晶圓缺陷辨識、異常偵測、預測性維護、良率預測、虛擬量測、參數最佳化

建議起點：數位邏輯 → Nand2Tetris → Verilog／HDLBits → cocotb／Verilator → Yosys → OpenLane／SKY130 → 完成小型 RTL-to-GDSII 晶片。